Ingénierie électrique vhdl

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Comment une variable VHDL est-elle synthétisée par des outils de synthèse

Je connais deux façons dont une variable VHDL est synthétisée par un outil de synthèse: Variable synthétisée en logique combinatoire Variable synthétisée comme un verrou involontairement (lorsqu'une variable non initialisée est affectée à un signal ou à une autre variable) Quelles sont les autres façons de synthétiser une variable VHDL? …

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Quand utiliser STD_LOGIC sur BIT dans VHDL

Quelle est la différence entre l'utilisation: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; et ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Quelles sont les limites de l'utilisation de BIT sur STD_LOGIC et vice-versa? Sont-ils totalement interchangeables? Je comprends que si …

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Simuler un banc d'essai simple avec un noyau ROM synthétisé

Je suis complètement nouveau dans le monde des FPGA et j'ai pensé commencer par un projet très simple: un décodeur 4 bits à 7 segments. La première version que j'ai écrite uniquement en VHDL (c'est fondamentalement une seule combinatoire select, aucune horloge nécessaire) et elle semble fonctionner, mais j'aimerais aussi …

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Comment éviter les verrous pendant la synthèse

Je veux concevoir un bloc de logique combinatoire à l'aide de VHDL, mais parfois le résultat synthétisé contient un verrou involontaire. Quelles directives de codage dois-je suivre pour éviter que le synthétiseur infère des verrous? Exemple: dans un petit segment de code, dois-je utiliser des instructions if-else?

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SystemC vs HDLs

Je suis actuellement impliqué dans un projet universitaire visant à implémenter un processeur d'un ensemble d'instructions existant. L'idée est qu'à la fin du projet je devrais être capable de synthétiser cette conception et de l'exécuter dans un FPGA. Tout va bien jusqu'à présent, j'ai commencé à implémenter la conception dans …

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Comment puis-je générer un fichier image de schéma fonctionnel à partir de verilog?

Je veux créer un schéma d'une hiérarchie de modules Verilog spécifique montrant quels blocs sont connectés à quels autres blocs. Tout comme l' outil Debussy / Verdi nschema de Novas / Springsoft , ou l'un des nombreux outils EDA qui fournissent un navigateur de conception graphique pour votre RTL. Quels …

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«Conception logique» contre «Conception de circuits numériques»

Je sais que différentes entreprises ont des définitions différentes pour les titres d'emploi, mais en général, la «conception logique» est-elle la même chose que la «conception de circuits numériques»?

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Quand AXI4Lite serait-il un meilleur choix que le bus APB?

Je travaille sur l'amélioration et le nettoyage d'une grande conception FPGA déjà fonctionnelle qui dispose d'un bus de données 64 bits. L'une des questions qui s'est posée est: "devrions-nous faire la transition de tous nos bus vers AXI4Lite / APB, ou devrions-nous les laisser tels quels?" Certains sont AXI4Lite et …

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Pourquoi ce modèle VHDL simple pour un registre à décalage ne fonctionne-t-il pas comme prévu

À première vue, vous vous attendez à ce que le code source VHDL ci-dessous se comporte comme un registre à décalage. Dans ce q, au fil du temps serait "UUUU0", "UUU00", "UU000", "U0000", "00000", .... mais c'est toujours Uaprès cinq (ou plus) cycles d'horloge consécutifs. Pourquoi est-ce? Ce code est …

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FPGA VGA Buffer. Comment lire et écrire?

J'ai une carte Altera DE2 et j'essaie de dessiner des sprites. J'ai du mal à implémenter un tampon d'écran. J'ai une entité d'affichage qui à un taux de 25 MHz émet des pixels pour l'affichage VGA. J'espérais implémenter un tampon dans SDRAM. L'idée originale était de charger les pixels du …

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