Je connais deux façons dont une variable VHDL est synthétisée par un outil de synthèse:
- Variable synthétisée en logique combinatoire
- Variable synthétisée comme un verrou involontairement (lorsqu'une variable non initialisée est affectée à un signal ou à une autre variable)
Quelles sont les autres façons de synthétiser une variable VHDL? (Exemple: peut-il être interprété comme un FF?)