Ingénierie électrique xilinx

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Verrouillé . Cette question et ses réponses sont verrouillées car la question est hors sujet mais a une signification historique. Il n'accepte pas actuellement de nouvelles réponses ou interactions. J'ai besoin de faire un traitement numérique du signal sur 8 lignes analogiques à 10 kHz. C'est une tâche assez exigeante, …

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Projet d'apprentissage du VHDL

Je suis un étudiant en EE et je peux écrire des programmes [au moins simples] dans plus de langues que je n'ai de doigts. Je viens de commencer à apprendre le VHDL et je me demandais quel serait un bon projet pour vraiment connaître la langue et les outils pertinents? …

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Liste des suffixes de fichiers Xilinx (pour ISE)

J'ai demandé à Xilinx une telle liste mais ils n'ont pas de liste complète. Je souhaite m'assurer que tous les fichiers d'entrée sont sous contrôle de source et que tous les fichiers de sortie ne le sont pas. C'est avec 13.1-13.2 avec ISE et PlanAhead Certaines des informations qu'ils fournissent …

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Comment fonctionnent les transistors BJT dans un état saturé?

Voici ce que je sais des BJT NPN (Transistors de jonction bipolaires): Le courant de base-émetteur est multiplié par le temps HFE au niveau du collecteur-émetteur, de sorte que Ice = Ibe * HFE Vbeest la tension entre la base-émetteur et, comme toute diode, se situe généralement autour de 0,65V. …

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Puis-je utiliser des broches d'E / S différentielles de FPGA comme comparateur haute vitesse?

Les comparateurs à haute vitesse sont plutôt chers et la vitesse est ce à quoi les FPGA sont très bons. D'autre part, les FPGA (dans mon cas: XC3S400) ont des broches différentielles appariées dans chaque banque que leurs tensions sont comparées (du moins je pense que oui!). Ils ont également …

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Vous utilisez SVN avec Xilinx Vivado?

Je viens de dire que j'utilise Vivado dans un nouveau projet et je voudrais mettre les fichiers du projet sous SVN. Vivado semble créer tous les fichiers du projet sous le nom du projet (disons proj1): /<path to the project>/proj1/ proj1.xpr proj1.srcs/ constrs_1/ new/ const1.xdc proj1.runs/ proj1.data/ proj1.cache/ Ma question …

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Conception du firmware FPGA: quelle taille est trop grande?

J'ai une transformation de traitement du signal particulièrement importante qui doit être transférée de matlab vers VHDL. Cela nécessite certainement une sorte de partage des ressources. Un peu de calcul m'a donné ce qui suit: 512 pieds de 64 points 41210 opérations de multiplication-ajout Étant donné que le plus grand …

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Comment identifier les zones d'une conception FPGA qui utilisent le plus de ressources et d'espace?

Je travaille sur une grande conception FPGA, et je suis très proche des limites de ressources du FPGA que j'utilise actuellement, le Xilinx LX16 dans le package CSG225. La conception est également presque terminée, mais pour le moment, elle ne rentrera plus dans le FPGA. Je peux désactiver les pièces …

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FPGA, premiers pas

Eh bien, c'est la suite de ma question sur FPGA ici . J'ai finalement sélectionné un Digilent Atlys avec un FPGA Spartan 6, je n'ai aucune expérience préalable des FPGA même si j'ai fait un peu de travail avec des micro-contrôleurs. J'ai passé les derniers jours à lire les fiches …

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FPGA: compter ou compter?

J'apprends à utiliser un FPGA (carte de développement Papilio, qui a un xilinx spartan3e, en utilisant vhdl). J'ai besoin de diviser une impulsion entrante par un nombre (codé en dur). Je peux voir 3 options - à peu près, comme pseudocode (en utilisant 10 comptes comme exemple): Initialiser à 0, …

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Qu'est-ce qu'un «demi-verrou» dans un FPGA?

Dans un article sur les FPGA durs aux radiations, je suis tombé sur cette phrase: "Une autre préoccupation concernant les appareils Virtex concerne les demi-verrous. Les demi-verrous sont parfois utilisés dans ces appareils pour les constantes internes, car cela est plus efficace que d'utiliser la logique". Je n'ai jamais entendu …

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Mon FPGA n'a plus de ressources de routage?

J'ai une conception de contrôleur Serial-ATA fonctionnant sur presque tous les types d'appareils Xilinx de la série 7, à l'exception de l'appareil Artix-7, ce qui me donne des maux de tête ... La conception pure (SATA 6.0 Gb / s, horloge de conception 150 MHz) peut être implémentée sur mon …

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Simuler un banc d'essai simple avec un noyau ROM synthétisé

Je suis complètement nouveau dans le monde des FPGA et j'ai pensé commencer par un projet très simple: un décodeur 4 bits à 7 segments. La première version que j'ai écrite uniquement en VHDL (c'est fondamentalement une seule combinatoire select, aucune horloge nécessaire) et elle semble fonctionner, mais j'aimerais aussi …

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Comment obtenir une conception FPGA qui fonctionnera certainement sur du matériel réel

Je viens de commencer à apprendre la conception de la logique numérique avec les FPGA et j'ai construit de nombreux projets. La plupart du temps (puisque je suis une sorte de noob), j'ai un design qui simule parfaitement (simulation comportementale) mais ne synthétise pas correctement. Donc, ma question est "quelles …

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Nombre de portes logiques FPGA

J'ai trouvé une carte FPGA que j'aimais. Il utilise un Xilinx Spartan 6 LX45. Quand je suis allé à la fiche technique de la série Spartan 6 , il a seulement dit qu'il y avait 43 661 cellules logiques. À combien de portes cela correspond-il? Ou bien, comment pourrais-je déterminer …

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