Questions marquées «vhdl»

Le langage VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardware Description Language) est un langage de description matérielle utilisé dans l'automatisation de la conception électronique pour décrire et concevoir des systèmes numériques tels que des matrices de portes programmables sur site et des circuits intégrés.




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IDE gratuit pour VHDL et Verilog [fermé]
Fermé. Cette question est hors sujet . Il n'accepte pas actuellement de réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 5 ans . Je suis intéressé à apprendre le VHDL et Verilog. Je …
29 vhdl  verilog  ide 

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VHDL: conversion d'un type INTEGER en un STD_LOGIC_VECTOR
J'ai construit un compteur mod-16, et le résultat de sortie est un INTEGER (tous les exemples que j'ai vus utilisaient INTEGER). J'ai construit un décodeur d'affichage hexadécimal à 7 segments, et son entrée est un STD_LOGIC_VECTOR (écrit de cette façon car il était facile de cartographier la table de vérité). …
28 vhdl 


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VHDL: composant vs entité
Je me demande quelle est la différence entre la composante d'une entité. Je voudrais savoir dans quels cas il vaut mieux utiliser des composants plutôt que des entités. Merci beaucoup.
25 vhdl  components 


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std_logic ou std_ulogic?
Il semble que le monde ait décidé que std_logic(et std_logic_vector) sont la façon par défaut de représenter les bits en VHDL. L'alternative serait std_ulogic, qui n'est pas résolue. Cela me surprend car généralement, vous ne décrivez pas un bus , vous ne voulez donc pas plusieurs pilotes et vous n'avez …
24 vhdl 

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Comment apprendre le HDL
J'ai un cours de design numérique au cours de ce semestre et j'adore ça. Maintenant, je sais que la plupart des travaux sur les systèmes embarqués et la conception numérique sont d'abord effectués sur des simulateurs informatiques, puis mis en œuvre à l'aide de matériels. Je me demandais donc comment …
24 simulation  vhdl  verilog  hdl 

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VHDL qui peut endommager le FPGA
J'ai lu quelque part qu'un mauvais code VHDL pouvait endommager le FPGA. Est-il même possible d'endommager un FPGA avec du code VHDL? Quel genre de conditions provoquerait cela et quels sont les pires scénarios?
22 fpga  vhdl 

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IDE VHDL pour un environnement GNU / linux
Je dois étudier VHDL à partir de 0 et j'aimerais avoir une option qui fonctionne sous un noyau linux au lieu de NT / Windows: des conseils? Je peux aussi vraiment apprécier de bons liens vers de bonnes ressources VHDL pour un débutant, merci.
19 vhdl  ide 

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Vérification du processeur logiciel
Je suis actuellement en train de concevoir un CPU simple en VHDL en utilisant Xilinx ISE et ISIM. La partie conception se déroule remarquablement bien, mais je n'arrive pas à trouver un moyen de faire une vérification de manière cohérente. En ce moment, j'ai un banc de test VHDL que …
18 fpga  vhdl  cpu  test 


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VHDL: des entiers pour la synthèse?
Je suis un peu confus si je dois utiliser des entiers en VHDL pour les signaux de synthèse et les ports, etc. J'utilise std_logic dans les ports de haut niveau, mais à l' intérieur , je me sers tous les entiers parcouraient de l'endroit. Cependant, je suis tombé sur quelques …
17 vhdl  synthesis 

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