Ingénierie électrique timing

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Dans ma vie professionnelle, je dois parfois créer des chronogrammes pour les protocoles: UART , SPI , etc. Cependant, je ne trouve aucun bon programme disponible. Quels programmes peuvent être recommandés pour cela et quelle est l'expérience les utilisant?

33 communication spi uart timing drawing

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Pourquoi est-ce que je vois une étrange «encoche» sur la ligne de données pour certains 1 logiques?

J'essaie de construire un ordinateur homebrew Z80 pour le plaisir de la rétro-informatique et de m'enseigner les bases de la conception électronique. Pour preuve de concept, j'ai déjà assemblé avec succès un système de base sur des planches à pain au cours des semaines précédentes. Le prototype actuel est extrêmement …

15 embedded logic-gates signal-integrity timing z80

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Pourquoi le théorème du danger racial fonctionne-t-il?

Donc, pour ceux qui ne le savent pas, le théorème des dangers raciaux (RHT) déclare que: A x B + A 'x C = A x B + A' x C + B x C Je comprends l'autre partie de la RHT, sur les délais et autres, mais je ne …

12 digital-logic logic-gates timing race-condition

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Précision de synchronisation du séquenceur MIDI à l'aide de l'Arduino

Je construis ces séquenceurs musicaux . Seulement ce n'est pas exactement un séquenceur, c'est une interface physique pour un séquenceur. Le séquenceur est une application qui s'exécute sur un ordinateur portable auquel le séquenceur se connecte, cette chose permet à l'utilisateur de faire des boucles de batterie à la volée. …

11 arduino timing midi

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Arduino: meilleure résolution en microsecondes que micros ()?

La documentation de micros () note que la valeur de retour sera toujours un multiple de 4. Existe-t-il un moyen d'obtenir un clic de microseconde de résolution plus élevée, de préférence jusqu'au niveau 1 microseconde? La descente au niveau AVR est acceptable.

11 arduino timing

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Contraintes de synchronisation ASIC via SDC: comment spécifier correctement une horloge multiplexée?

introduction Après avoir trouvé plusieurs informations, parfois contradictoires ou incomplètes sur Internet et dans certaines classes de formation sur la façon de créer correctement des contraintes de temps au format SDC , je voudrais demander à la communauté EE de l'aide avec certaines structures générales de génération d'horloge que j'ai …

10 clock timing constraints sdc

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synchronisation du processus sur FPGA

Je suis nouveau dans les fpgas, et il y a certaines subtilités de synchronisation que je ne suis pas sûr de comprendre: si tous mes processus synchrones sont déclenchés sur le même front, cela signifie que mes entrées sont `` capturées '' sur un front montant, et mon les sorties …

10 digital-logic fpga timing

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Qu'est-ce qu'une fausse contrainte de synchronisation de chemin?

Dans le monde FPGA, quelles sont exactement les fausses contraintes de chemin pour un compilateur HDL? Pourquoi sont-ils utiles?

10 fpga timing hdl

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contrainte de synchronisation pour les circuits du synchroniseur de bus

J'ai un circuit de synchronisation de bus pour passer un registre large à travers les domaines d'horloge. Je vais fournir une description simplifiée, en omettant la logique de réinitialisation asynchrone. Les données sont générées sur une horloge. Les mises à jour sont éloignées de plusieurs (au moins une douzaine) fronts …

10 fpga clock timing sdc

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Diagramme des yeux pauvres, où commencer à chercher?

J'essaie de déboguer une carte Ethernet 100Mbit et je rencontre un problème que j'ai du mal à résoudre. Il s'agit du diagramme de l'œil pour la paire d'émission. La paire de réception est très similaire. C'est un LAN8700 PHY, et j'ai l'interface MII effectivement désactivée, donc le PHY transmet des …

10 ethernet timing signal-integrity troubleshooting

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Comment puis-je implémenter un contrôleur DRAM asynchrone très simple?

Je voudrais savoir comment construire un contrôleur DRAM asynchrone bare bones. J'ai des modules DRAM SIMM 70ns 30 broches 1MB (1Mx9 avec parité) que j'aimerais utiliser dans un projet d'ordinateur rétro homebrew. Malheureusement, il n'y a pas de fiche technique pour eux, donc je vais du Siemens HYM 91000S-70 et …

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Horloge SPI sur PIC instable

J'essaie de configurer le module MSSP d'un PIC18F25K22 en mode maître SPI. Je regarde le timing et l'horloge ne reste pas stable pendant toute la transmission. Une image le montre mieux que des mots. Après l'envoi d'un bit, l'horloge se raccourcit, et pas du même montant à chaque fois. Je …

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Comment les microprocesseurs commerciaux respectent-ils le timing avec une horloge gigahertz?

J'ai du mal à faire en sorte qu'une conception FPGA relativement simple (pour un Altera Cyclone IV) rencontre le timing pour une logique pilotée par une horloge de 250 MHz. Cela me fait me demander comment les microprocesseurs commerciaux (tels que l'Intel Core i7) parviennent à respecter le timing aux …

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