Outils de synthèse Verilog gratuits et génériques?

Existe-t-il des outils de synthèse gratuits ou open source qui peuvent convertir Verilog RTL en une netlist de porte générique? (composé de NAND génériques, NOR, XOR, D-flops / registres, etc. Optimisation non requise.). Si ce n'est pas pour la langue complète, que diriez-vous d'un sous-ensemble "utile" de RTL (au-delà d'une simple netlist Verilog gate level)?

Yosys fait exactement ce que vous voulez et prend en charge une grande partie de Verilog-2005. Jetez un œil aux répertoires * / rtl / sur https://github.com/cliffordwolf/yosys-bigsim/ pour des exemples qui peuvent être synthétisés avec Yosys.

Divulgation: je suis l'auteur de Yosys.

Icarus Verilog, outil OSS, très pratique, a même un simulateur. http://iverilog.icarus.com/

C'est un outil de simulation et de synthèse Verilog. Il fonctionne comme un compilateur, compilant le code source écrit en Verilog (IEEE-1364) dans un certain format cible. Pour la simulation par lots, le compilateur peut générer un formulaire intermédiaire appelé assemblage vvp. Pour la synthèse, le compilateur génère des netlistes au format souhaité. Le compilateur proprement dit est destiné à analyser et à élaborer des descriptions de conception écrites selon la norme IEEE IEEE Std 1364-2005.

Icarus Verilog est un travail en cours, et comme la norme linguistique n'est pas immobile non plus, elle le sera probablement toujours. C'est comme ça que ça devrait être. Cependant, je ferai de temps en temps des versions stables et je m'efforcerai de ne pas retirer les fonctionnalités qui apparaissent dans ces versions stables.

La principale cible de portage est Linux, bien qu'il fonctionne bien sur de nombreux systèmes d'exploitation similaires. Diverses personnes ont fourni des binaires précompilés de versions stables pour une variété de cibles. Ces versions sont portées par des bénévoles, donc les fichiers binaires disponibles dépendent de qui prend le temps de faire l'emballage. Icarus Verilog a été porté sur cet autre système d'exploitation, en tant qu'outil de ligne de commande, et il existe des programmes d'installation pour les utilisateurs sans compilateurs. Vous pouvez également le compiler entièrement avec des outils gratuits, bien qu'il existe des binaires précompilés de versions stables.

Je pense que votre besoin est mieux servi par HDL Analyzer and Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Il prend en charge la quasi-totalité des constructions Verilog 1995-2001. Il génère une sortie en termes de portes génériques au format Verilog. Vous pouvez également spécifier la bibliothèque de technologies à mapper. Il a son propre format de bibliothèque.