Il existe de nombreux avantages d'un HDL (Hardware Description Languages) en tant que norme d'entrée de conception.
La description de la fonctionnalité peut être à un niveau supérieur, les conceptions basées sur HDL peuvent être synthétisées en une description au niveau de la porte d'une technologie choisie, Une conception HDL est plus facilement comprise qu'une liste nette au niveau de la porte ou une description schématique et des HDL réduire les erreurs en raison de la vérification de type forte.
Les langages de description du matériel VHDL et Verilog ont été conçus pour modéliser le matériel dans le but de modéliser à un niveau d'abstraction plus élevé qui comprend des fonctionnalités telles que la concurrence, le calendrier, la hiérarchie, la réutilisation des composants, le comportement d'état, le comportement synchrone, le comportement asynchrone, la synchronisation et le parallélisme inhérent .
Des problèmes surviennent pendant la synthèse, la mise en correspondance de la description de la conception avec un processus spécifique et la mise en œuvre de la porte. Cela nécessite que vous ne puissiez pas utiliser les fonctionnalités de haut niveau du HDL - vous devez produire "Verilog / VHDL synthétisable"
Vous avez donc HDL pour la synthèse et HDL pour la simulation et le sous-ensemble qui est synthétisable est spécifique à l'outil.
Vous ne pouvez pas passer d'une description de conception comportementale à une net-list / layout. Mais vous pouvez structurer votre conception pour avoir des composants comportementaux qui ont également un aspect synthétisable qui peut être comparé les uns aux autres. Vous commencez avec le comportement, puis une fois que cela fonctionne, vous réécrivez pour la synthèse (qui est un sous-ensemble). Vous passez du général au spécifique et construisez des bancs d'essai en cours de route.