Cela ne changerait rien ou exploiterait un réglage parallèle massif comme dans Reduceron et son successeur PilGRIM 1 avec une énorme pile.
La déclaration selon laquelle cela ne changerait rien semble audacieuse au premier abord, mais comme le processeur est séquentiel, il existe un processus de traduction (compilation) qui utilise le matériel disponible à son maximum pour plus d'efficacité. Y aura-t-il une autre architecture, certaines opérations seraient plus rapides, certaines nécessiteraient des astuces de piratage pour l'accélérer.
Une architecture qui ferait une différence nécessiterait un fonctionnement de la carte et des listes pour fonctionner plus rapidement (pas toute l'histoire, mais il suffit de montrer l'effet). Il n'y a aucune possibilité de créer du matériel à changement dynamique pour exécuter des listes en mode natif, de sorte que celles-ci soient stockées dans la mémoire contigüe. Nous nous en tenons à la représentation sous forme de tableau d'une certaine forme. Pour la carte, pour fonctionner dans un cadre non séquentiel - nous revenons à Reduceron. Donc, efficacement un traitement central pour les instructions consécutives et un support pour le traitement parallèle.
Ce qui pourrait être différent, c'est la possibilité de charger plusieurs fonctions et de les exécuter sans jongler avec les images - mais l'ajout de plusieurs unités pour les fonctions créerait un gâchis avec l'accès à la mémoire.
Ajoutant à la réponse de kne, le GC serait avantageux de fonctionner comme coprocesseur, ce serait une fonctionnalité très intéressante.
1: PilGRIM est correctement décrit dans Boeijink A., Hölzenspies PKF, Kuper J. (2011) Introducing the PilGRIM: A Processor for Executing Lazy Functional Languages. Dans: Hage J., Morazán MT (eds) Implementation and Application of Functional Languages. IFL 2010. Notes de cours en informatique, vol 6647. Springer, Berlin, Heidelberg .