Entrée SR Latch (Flip Flop)?

Ok, c'est probablement une question de base, mais je comprends comment les verrous SR fonctionnent sauf une chose.

Dans l'entrée R et l'entrée S, vous pouvez les faire 0 ou 1 ..... mais qu'en est-il des lignes d'entrée à côté d'elles (qui dépendent de la sortie du R ou de la porte ou du S ou de la porte) ...... qu'est-ce que ces "Start" comme.

Je suppose que c'est zéro ..... mais avec le tout premier signal d'horloge (To R ou S) .... il n'a pas encore obtenu la ligne de sortie de l'autre porte OU ... alors comment peut-il obtenir une première production.

Imaginons que le premier signal d'horloge soit R = 1 et S = 0 .... qu'en est-il de la ligne d'entrée R ou portes à côté (qui dépend de la sortie des portes S OR) ..... comment peut-il obtenir cela sur le premier signal "d'entrée". Ça me perturbe?

Supposons-nous simplement que c'est zéro ou quoi?

edit: Puisque la question prête à confusion, la ligne d'entrée DROITE sous le R (Ils vont tous les deux dans la porte OU supérieure, je parle de celle juste en dessous). Puisqu'il dépend de la sortie S ... s'il s'agit du premier signal "Clock" ... à quoi serait-il réglé? Zéro? Puisqu'il faut évidemment attendre la sortie de S avant de pouvoir la régler sur quoi que ce soit ... mais au départ ce qui est considéré.

entrez la description de l'image ici

digital-logic flipflop latch

Réponses:

Ils commencent indéfinis, c'est-à-dire qu'ils peuvent être définis sur l'un ou l'autre.

Lorsque vous allumez l'alimentation, en supposant un vrai verrou sans signal d'entrée, les deux portes voudront sortir en haut. Cependant, étant donné que deux portes ne sont pas exactement les mêmes (et d'autres effets du monde réel), l'une "gagnera" la course pour amener sa sortie en premier et régler les autres sorties sur bas. La même porte peut ne pas gagner à chaque fois, vous ne pouvez donc pas prédire l'état à la mise sous tension.

Ce diagramme (à partir du deuxième lien ci-dessous) aide à visulaliser les choses:

État métastable

Pour plus d'informations à ce sujet et sur la métastabilité, consultez ces liens:

Wikibooks SR loquet
Verrous et FFs
Wiki Metastability Metastability
document

— Oli Glaser
source

Je pense que ma question a peut-être été mal comprise. Je ne parle pas de R ou S, je parle de la ligne d'entrée à côté. Comme la porte OU R est attachée, la ligne juste en dessous ... l'entrée dépend de la sortie de la porte OU S est attachée aussi ... si c'est le premier signal, quelle est la deuxième ligne (en dessous du R) considérée? ou peut-être que je

Oui, j'ai compris - je parle également des sorties / seconde entrée de chaque porte. Si vous imaginez qu'ils n'étaient pas connectés, alors à la mise sous tension, les deux portes produiraient un niveau élevé (en supposant que R et S soient faibles). Cependant, s'ils sont connectés, les deux sorties étant hautes à la fois, ce n'est pas possible. Il faut donc "y arriver en premier", mais nous ne savons pas lequel il s'agira, donc nous considérons que l'état du verrou (c'est-à-dire l'une ou l'autre de ces autres entrées) n'est pas défini à la mise sous tension.

— Oli Glaser

@Sauron - J'ai ajouté quelques liens qui méritent d'être lus.

— Oli Glaser

Les lignes à côté des entrées sont les sorties via un chemin de rétroaction. Si vous ne pouvez pas garantir l'état de sortie, vous ne pouvez pas non plus les garantir.

— Scott Seidman

Ok Question rapide alors ... Un signal peut-il toujours passer par une porte OU sans que l'autre ne soit connecté. (Comme si la tension pouvait encore traverser la ligne R si celle en dessous de R n'avait pas encore été atteinte?) Et vous avez dit qu'ils sortiraient automatiquement à High en supposant que S et R sont faibles) Pourquoi est-ce?

C'est le problème avec les dispositifs de mémoire comme les tongs - vous devez les initialiser. Vous ne pouvez rien supposer de l'état de démarrage. Si c'est important pour la fonctionnalité de votre circuit, votre routine de mise sous tension doit affirmer l'une des entrées pour garantir un état connu.

— Scott Seidman
source