D'où vient la limite d'entrée VDD + 0,3 V sur les puces IC?

Il existe une variété de circuits intégrés qui spécifient que leur tension d'entrée peut s'étendre sur une plage assez large (maximum absolu), par exemple -0,3 V à 6,0 V ( réf , pdf page 4), puis avoir une "tension d'entrée sur n'importe quelle broche" contrainte qui dépend de la tension d'entrée, par exemple -0,3V à VDD + 0,3V.

En fait, la puce ne tolère pas les E / S aux tensions qui dépassent la tension d'entrée de plus de 0,3 V mais sont dans les spécifications maximales absolues de ce que la tension d'entrée permet, et me force à appliquer une sorte de niveau externe circuit de décalage vers ces entrées.

Quelle est donc la raison pratique de ce type de limitation dans les spécifications des broches d'E / S des circuits intégrés?

Il y a très probablement une diode de protection ESD connectée entre la broche d'entrée et le réseau VDD sur la puce, de telle sorte qu'elle est normalement polarisée en inverse (un schéma montrant la configuration est donné dans la réponse de Peter Smith). L'idée est que lorsqu'il y a un événement ESD positif, le courant circule dans le réseau VDD à faible impédance où il fera moins de dégâts que s'il est tout déversé sur la seule mauvaise porte CMOS attachée à la broche d'entrée.

Étant donné que la limite est VDD + 0,3 V, il est probable que dans votre appareil, la diode soit de type Schottky au lieu d'une jonction PN. Avec une jonction PN, vous verrez généralement une limite de VDD + 0,6 V environ.

Si vous deviez appliquer une tension d'entrée supérieure à VDD (de plus de 0,3 ou 0,4 V) à cet appareil, vous polariseriez cette diode vers l'avant et tireriez un courant élevé de votre source. Cela pourrait endommager votre source ou, si la source peut fournir suffisamment de courant, chauffer la puce au point de l'endommager.

Si vous utilisez une résistance pour limiter le courant dans la broche d'entrée dans ces conditions, vous pourriez trouver que le circuit fonctionne bien. Ou, en particulier si la puce est de très faible puissance, vous pouvez trouver que la puce entière (et peut-être d'autres choses connectées au même VDD) sont alimentées via la broche d'entrée, ce qui conduit souvent à un comportement involontaire.

Cela est dû aux diodes de protection d'entrée.

Une entrée typique ressemble à ceci (inverseur CMOS illustré):

^{simuler ce circuit - Schéma créé à l'aide de CircuitLab}

Les diodes dans les pièces plus récentes sont des dispositifs schottky. Ces diodes sont destinées aux événements transitoires courts et de faible énergie et ne peuvent pas gérer beaucoup de courant (quelques mA en général).

La chute de 0,3 V provient des diodes de serrage Schottky utilisées pour protéger les broches de la puce. Ces diodes se connectent généralement entre chaque broche et les deux rails d'alimentation. S'ils sont polarisés en direct de plus de 0,3 V, des courants arbitrairement importants peuvent circuler.

Les diodes sont conçues pour absorber les courants transitoires produits par l'ESD, qui représentent des quantités limitées d'énergie qu'ils peuvent gérer, protégeant les grilles MOSFET sensibles contre les surtensions. Mais si vous les conduisez avec une source à faible impédance, vous leur déverserez rapidement plus d'énergie qu'ils ne peuvent en gérer.

En fait, les diodes de serrage Schottky et le VDD + 0,3 V sont tous deux présents pour la même cause fondamentale et c'est le verrouillage SCR . La conception de tous les circuits intégrés CMOS crée intrinsèquement une paire de transistors BJT. Il résulte simplement de la disposition des substrats de silicium de type p et de type n. Cette image de VLSI Universe le montre bien:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Vous obtenez deux transistors BJT intrinsèques, Q2 et NPN, et Q1, un PNP. Remarque, ils partagent un puits N et un puits P, mais cet arrangement particulier forme quelque chose appelé un redresseur commandé par silicium ( SCR ). Ce n'est en aucun cas souhaité, mais un effet secondaire malheureux de cet arrangement. Ce n'est pas un problème si certaines règles sont respectées.

Un SCR typique a trois terminaux, anode, cathode et porte. En général, il est polarisé en direct pour certains appareils qui doivent être contrôlés avec une tension positive à l'anode par rapport à la cathode, cependant, le SCR bloquera tout courant à moins que la porte ne soit activée. Pour activer la porte, celle-ci doit dépasser un seuil qui, dans cette conception, sera la tension d'anode. Une fois le verrou activé, il restera activé même si la porte tombe. Il restera allumé jusqu'à ce que la tension de l'anode chute à près de zéro. Pour le CMOS IC, la cathode s'apparente aux puces GND, l'anode est le rail VDD et les portes sont les broches d'E / S. C'est le nœud, si une broche d'E / S s'élève bien au-dessus de VDD, cela activera le verrou et créera un court-circuit entre VDD et GND provoquant une très grande quantité de courant et ce courant gardera le verrou en train de brûler le circuit intégré.

Pour aider à protéger contre cela pour les petites pointes transitoires, des diodes Shottky sont ajoutées aux lignes d'E / S pour bloquer l'entrée sur GND - 0,3 V et VDD + 0,3 V à l'intérieur de la zone de sécurité. Ces diodes ne peuvent prendre qu'une petite quantité de courant et un serrage externe peut encore être requis pour une conception plus robuste.

Pour plus d'informations, EEVblog a fait un joli didacticiel à ce sujet: EEVblog # 16 - CMOS SCR Latchup Tutorial