Pourquoi une seule porte ET a-t-elle besoin de 60 transistors?


24

En regardant la fiche technique du MC74VHC1G08 , dans la section des fonctionnalités , il indique Chip Complexity: FETs = 62.

  • Pourquoi ce circuit intégré a-t-il besoin de 62 transistors, alors qu'une porte ET peut être réalisée avec seulement 6 transistors?
  • À quoi servent les 56 autres transistors? Je suppose que ce serait une sorte de circuit de protection, mais je ne suis pas sûr.

8
Comment faire une porte CMOS ET avec deux transistors? J'ai besoin d'un minimum de six, et j'ai besoin d'un tas de plus pour mettre en mémoire tampon la sortie pour entraîner une grosse charge hors puce.
Elliot Alderson

1
Y a-t-il réellement 62 transistors, ou ON a-t-il une formule pour calculer le dimensionnement (comme "la puissance fiscale" dans l'ancien temps, seulement dans l'autre sens)? Tous les transistors sont-ils indépendants ou a-t-il un tas de transistors parallèles en sortie pour le fan-out?
TimWescott

4
Il pourrait ne pas y avoir littéralement 62 transistors; ce pourrait être un nombre "normalisé" qui est branché sur une sorte de midel prédicteur de fiabilité. Cela dit, la fiche technique indique qu'elle a "plusieurs étapes", y compris un tampon de sortie. Et oui, la protection d'entrée compterait également pour le nombre de transistors.
Dave Tweed

@ElliotAlderson Vous avez raison - cela devrait dire 6, pas 2.
eeze

4
@Platytude Je ne prétends pas comprendre pleinement pourquoi, mais j'ai entendu dire que les diodes en CMOS sont parfois implémentées à l'aide de FET. Peut-être que faire tout ce qui est possible avec les FET rend le processus de fabrication plus facile ou quelque chose.
mbrig

Réponses:


33

Il peut y avoir plusieurs raisons pour lesquelles plus du minimum 6 MOSFET (4 pour une NAND + 2 pour un onduleur) sont utilisés dans ce CI:

  • Comme indiqué dans la fiche technique:

Le circuit interne est composé de plusieurs étages, dont une sortie tampon qui fournit une immunité au bruit élevée et une sortie stable.

  • La sortie sera effectuée à l'aide de transistors assez grands (pas de taille minimale). Il y a toujours "plié" ce qui signifie que plusieurs transistors sont combinés en un seul grand où les zones de diffusion de drain et de source sont partagées entre deux transistors. Cela se comporte comme un grand transistor mais peut être compté autant si vous voulez un nombre de transistors plus élevé.

  • La protection ESD aux entrées et sorties de circuits intégrés fabriqués dans des processus CMOS modernes utilise souvent des "MOSFET à grille mise à la terre" au lieu des diodes plus traditionnelles.

  • Un circuit "pince ESD" est nécessaire entre les broches d'alimentation, un tel circuit est composé de deux transistors.

  • Les circuits numériques (comme cette porte ET) nécessitent souvent un découplage de l'alimentation sur puce. Celles-ci sont appelées "cellules de décapage". Ce sont des condensateurs entre les rails d'alimentation. Ces condensateurs sont principalement fabriqués en utilisant la capacité grille-drain / source des transistors.

  • Dans les processus CMOS, les MOSFET sont les composants les plus "basiques", ils sont également les composants les plus contrôlés et les plus flexibles, de sorte que les concepteurs de circuits intégrés préfèrent utiliser un MOSFET dans la mesure du possible.

Dans l'ensemble, il est "assez facile" d'avoir besoin de 62 transistors pour faire une fonction apparemment simple comme une porte ET. C'est aussi parce que ce CI est "un peu plus" qu'une simple porte ET. Les portes ET dans des circuits plus complexes comme les CPU, les microcontrôleurs, etc. n'utilisent souvent que 6 transistors. Mais ce ne sont pas des "portes autonomes" ET des portes comme celle-ci.


Y a-t-il une raison pour laquelle vous ne fabriquez pas simplement un transistor plus grand sur la puce au lieu d'utiliser plusieurs plus petits en parallèle?
DKNguyen

2
@Toor Oui, la taille du transistor. Disons que j'ai besoin d'un W / L de 1000um / 0.13um. Cela signifierait un transistor très large (1 mm) mais très mince (moins de 0,0005 mm) qui n'est pas pratique, ce qui entraînerait une taille très inutilisable pour la puce. Ce qui est préféré est une puce presque carrée (mais un rectangle est OK aussi). Nous avons donc plier ce transistor par exemple dans 20 les plus petits de 50um / 0.13um et de combiner ce que dans une forme rectangulaire. Jetez un œil à ce à quoi cela ressemble ici: zeptobars.com/en/read/…
Bimpelrekkie

1
Le transistor de sortie "plié" de ce LDO est la structure entre ces deux "blobs" (ce sont les plots de connexion) dans la partie supérieure droite de l'image. Bien qu'il s'agisse d'un LDO, il ressemblerait à n'importe quel circuit intégré où de grands MOSFET sont nécessaires.
Bimpelrekkie

2
Ah, c'est donc pour que vous puissiez «verser le transistor» dans tous les coins et recoins disponibles sur la plaquette. Comme verser du sable dans un pot plutôt que de le remplir de quelques gros rochers et d'un espace vide.
DKNguyen

@Toor Correct, ce n'est pas aussi simple que de verser du sable mais l'idée est en effet la même, il est beaucoup plus facile de remplir une forme (espacée de façon aléatoire) avec de petites unités que de la remplir efficacement avec un transistor simple très long et étroit.
Bimpelrekkie

8

De ON Semiconductor MC74VHC1GT00 - Guide produit de la porte NAND à 2 entrées :

Le circuit interne est composé de plusieurs étages, dont une sortie tampon qui fournit une immunité au bruit élevée et une sortie stable.

La structure d'entrée du MC74VHC1G00 offre une protection lorsque des tensions jusqu'à 7 V sont appliquées, quelle que soit la tension d'alimentation. Cela permet au MC74VHC1G00 d'être utilisé pour interfacer des circuits 5 V à des circuits 3 V.

Complexité de la puce: FET = 56

Protection de mise hors tension fournie sur les entrées

Délais de propagation équilibrés

De ON Semiconductor MC74VHC1GT00 - Fiche technique de la porte NAND à 2 entrées .

VCCVCC

jeOFF Prend en charge la protection contre la mise partielle

Tension de tenue ESD> 2000 V

Nous avons au moins trois étages, qui sont l'entrée, la logique et la sortie.

La porte ET MC74VHC1G08, qui peut être formée d'un NAND et d'un NOT, prend 62 FET. Le MC74VHC1GT00 NAND prend 56 unités. Même famille, donc environ 6 FET pour implémenter un onduleur. Ce qui signifierait que le MC74VHC1G00 aurait environ 9 portes de fonctionnalité et le MC74VHC1G08 10 portes.

La base de la question de l'OP est qu'une logique ET peut être implémentée à partir de 6 portes, mais un NOT dans un MC74VHC1G08 doit être au moins 6 FET.

Dites 8 + 6 pour implémenter la logique, ce qui laisserait environ 48 FET pour fournir toutes les protections supplémentaires.

Devinez 5/6 FET / entrée pour fournir une protection ESD = 36 FET.

Le reste pour fournir toutes les autres protections. Ce n'est clairement pas une simple porte ET.


3

Combien de petits MOSFET en parallèle sont dans un MOSFET de puissance? Milliers? Cette petite porte a un courant de sortie assez élevé, elle a donc besoin de 62 minuscules MOSFET pour le faire.

Mes deux cents de conjecture.


2

Plus la porte d'un MOSFET est difficile à activer, plus il faudra de temps pour que le MOSFET s'éteigne par la suite. Les performances peuvent être améliorées en ajoutant des circuits pour limiter l'excès de tension de grille, bien que faire cela sans augmenter la dissipation de puissance au repos soit délicat.

Je ne sais pas quelles techniques exactes sont utilisées en CMOS pour éviter la sursaturation, mais les appareils Schottky de faible puissance basés sur des transistors à jonction bipolaire peuvent fournir un analogue utile. Considérez les deux onduleurs simples illustrés ci-dessous:

schématique

simuler ce circuit - Schéma créé à l'aide de CircuitLab

L'onduleur de gauche est plus simple que celui de droite, mais si l'on exécute la simulation, on verra que l'ajout de la diode permet au circuit de droite de s'éteindre beaucoup plus rapidement que celui de gauche.

Dans les onduleurs à base de BJT ci-dessous, la diode Schottky augmentera légèrement la dissipation de puissance dans R3, mais cette augmentation sera minuscule par rapport à la consommation d'énergie globale. Dans un appareil CMOS, le simple serrage de la tension de grille augmenterait la dissipation de puissance, ce qui obligerait à utiliser d'autres approches plus sophistiquées.


Je ne me souviens pas que MOS ait des problèmes de comportement de ralentissement du stockage de charge.
analogsystemsrf

Pour les petits MOSFET, l'ajout de circuits supplémentaires pour polariser les choses de manière optimale n'est probablement pas utile, mais les gros MOSFET auront au minimum une capacité de grille, et je pense qu'ils ont d'autres problèmes de conception au-delà de ceux-ci, bien que je ne sache pas exactement ce qu'ils sont. . L'utilisation d'une grille NAND à quatre transistors alimentant un onduleur à deux gros transistors (ou même deux grands groupes de transistors en parallèle) ne donnerait probablement pas les meilleures performances qui pourraient être obtenues avec un meilleur contrôle des tensions de grille.
supercat

1

Peut-être que le dé possède en fait quatre portes ET, car il utilise le même dé physique exact que cette puce MC74VHC08 , ne connectant que l'une des portes.

Pourquoi en est-il arrivé au coût et aux problèmes de conception, de test et de prise en charge d'une puce séparée, alors que le coût entre 17 et 62 transistors sur silicium est pratiquement nul?

Cela ajouterait jusqu'à 2 ou 6 transistors pour protéger l'alimentation, et 14 ou 15 transistors par ET. Pas si déraisonnable.


Je me demandais aussi à ce sujet - ce n'est pas une idée folle car la plupart de la consommation d'énergie serait dynamique, donc les portes inutilisées seraient difficiles à objecter. Cependant, votre lien vers la fiche technique de la partie quad indique "Complexité de la puce: 24 FET ou 6 portes équivalentes" - c'est-à-dire plus simple .
Chris Stratton
En utilisant notre site, vous reconnaissez avoir lu et compris notre politique liée aux cookies et notre politique de confidentialité.
Licensed under cc by-sa 3.0 with attribution required.