À mesure que la taille de la technologie diminue, la résistance / capacité du fil ne peut pas évoluer proportionnellement au retard de propagation des transistors désormais plus rapides / plus petits. De ce fait, le retard devient largement dominé par les fils (à mesure que les transistors composant les grilles rétrécissent; à la fois leur capacité d'entrée et leurs capacités de commande de sortie diminuent).
Il y a donc un compromis entre un transistor plus rapide et les capacités d'attaque du même transistor pour une charge donnée. Lorsque vous considérez que la charge la plus importante pour la plupart des grilles numériques est la capacité du fil et la protection ESD dans les grilles suivantes, vous vous rendrez compte qu'il y a un moment où le fait de rendre les transistors plus petits (plus rapides et plus faibles) ne diminue plus le retard in situ (car la charge de la porte est dominée par le fil et la résistance / capacité ESD des fils et la protection ESD à la porte suivante).
Les processeurs peuvent atténuer cela car tout est intégré avec des fils de taille proportionnelle. Même ainsi, la mise à l'échelle du retard de porte n'est pas mise en correspondance avec la mise à l'échelle du retard d'interconnexion. La capacité du fil est réduite en rendant le fil plus petit (plus court et / ou plus fin) et en l'isolant des conducteurs à proximité. Rendre le fil plus mince a pour effet secondaire d'augmenter également la résistance du fil.
Une fois que vous êtes sorti de la puce, les tailles de fil reliant les différents circuits intégrés deviennent prohibitives (épaisseur et longueur). Il est inutile de créer un circuit intégré qui commute à 2 GHz alors qu'il ne peut pratiquement que piloter 2fF. Il n'y a aucun moyen de connecter les circuits intégrés sans dépasser les capacités maximales du lecteur. Par exemple, un fil «long» dans les technologies de processus plus récentes (7-22 nm) mesure entre 10 et 100 µm de long (et peut-être 80 nm d'épaisseur sur 120 nm de largeur). Vous ne pouvez pas raisonnablement y parvenir, quelle que soit votre intelligence avec le placement de vos circuits intégrés monolithiques individuels.
Et je suis également d'accord avec jonk, concernant l'ESD et la mise en mémoire tampon de sortie.
À titre d'exemple numérique concernant la mise en mémoire tampon de sortie, considérons une porte NAND à technologie actuelle pratique qui a un retard de 25ps avec une charge appropriée et un balayage d'entrée de ~ 25ps.
Ignorer le délai pour passer par les électrodes / circuits ESD; cette porte ne peut conduire qu'à ~ 2-3fF. Pour mettre cela en tampon jusqu'à un niveau approprié en sortie, vous pouvez avoir besoin de plusieurs étapes de tampon.
Chaque étape de la mémoire tampon aura un retard d'environ ~ 20ps à un fanout de 4. Ainsi, vous pouvez voir que vous perdez très rapidement l'avantage des portes plus rapides lorsque vous devez tellement tamponner la sortie.
Supposons simplement que la capacité d'entrée à travers le fil de protection ESD + (la charge que chaque porte doit être capable de piloter) est d'environ 130fF, ce qui est probablement très sous-estimé. En utilisant un fanout de ~ 4 pour chaque étape, vous auriez besoin de 2fF-> 8fF-> 16fF-> 32fF-> 128fF: 4 étapes de mise en mémoire tampon.
Cela augmente le délai NAND 25ps à 105ps. Et il est prévu que la protection ESD à la prochaine porte ajoutera également un retard considérable.
Il existe donc un équilibre entre "l'utilisation de la porte la plus rapide possible et la mise en mémoire tampon de la sortie" et "l'utilisation d'une porte plus lente qui, par nature (en raison de transistors plus grands), a plus de commande de sortie et nécessite donc moins d'étapes de mise en mémoire tampon de la sortie". Je suppose que ce retard se produit autour de 1ns pour les portes logiques à usage général.
Les CPU qui doivent s'interfacer avec le monde extérieur obtiennent plus de retour sur leur investissement de mise en mémoire tampon (et donc poursuivent toujours des technologies de plus en plus petites) car plutôt que de payer ce coût entre chaque porte, ils le paient une fois sur chaque port d'E / S.