Pourquoi la porte NAND est-elle préférée à la porte NOR dans l'industrie?

J'ai lu à de nombreux endroits que la porte NAND est préférée à la porte NOR dans l'industrie. Les raisons données en ligne disent:

Le NAND présente un retard moindre que Nor en raison du NAND PMOS (taille 2 et en parallèle) par rapport au NOR PMOS (taille 4 en série).

Selon ma compréhension, le délai serait le même. Voici comment je pense que cela fonctionne:

Retard absolu (Dabs) = t (gh + p)
g = effort logique
h = effort électrique
p = retard parasite
t = unité de retard, constante technologique

Pour NAND et NOR gate (gh + p) se révèle être (Cout / 3 + 2). Il en va de même pour les deux. Le délai devrait alors être le même, non?

digital-logic delay

— Curieuse
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Si la production d'une grille "NOR" avec la même capacité de pilotage nécessite l'utilisation de transistors deux fois plus gros, qu'est-ce que cela signifie sur la capacité de grille de ces transistors et comment cela affectera-t-il la vitesse?

— supercat

Au moins pour la famille HC, TI répertorie les délais de propagation identiques pour le 74HC00 (NAND) et le 74HC02 (NOR)

— tcrosley

@placeholder Merci pour la clarification dans votre commentaire à ma réponse (maintenant) supprimée. Il semble que l'OP se réfère à la conception interne des circuits intégrés, et non à une préférence pour les concepteurs logiques d'utiliser l'un ou l'autre, ce à quoi je faisais référence à tort.

— tcrosley

@tcrosley n'est pas un problème, puis-je vous suggérer d'être équipé pour répondre au problème?

— espace réservé

Réponses:

1. NAND offre moins de retard.

Comme vous le disiez, l'équation du retard est Mais l'effort logique pour NAND est inférieur à celui de NOR. Considérez la figure montrant 2 entrées CMOS NAND et porte NOR. Le nombre contre chaque transistor est une mesure de taille et donc de capacité.

ré e l une y = t (g h + p)

$Delay = t(gh+p)$

g

$g$

L'effort logique peut être calculé comme . Qui donne $g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

référez-vous au wiki pour le tableau.

$h=1$ $p=2$

EDIT: J'ai encore deux points, mais je ne suis pas sûr à 100% du dernier point.

2. NOR occupe plus d'espace.

En ajoutant les tailles des transistors sur la figure, il est clair que la taille de NOR est supérieure à celle de NAND. Et cette différence de taille augmentera à mesure que le nombre d'entrées augmentera.

La porte NOR occupera plus de surface de silicium que la porte NAND.

3. Le NAND utilise des transistors de tailles similaires.

En considérant à nouveau la figure, tous les transistors de la porte NAND ont une taille égale, contrairement aux portes NOR. Ce qui réduit le coût de fabrication de la porte NAND. Lorsque l'on considère des portes avec plus d'entrées, les portes NOR nécessitent des transistors de 2 tailles différentes dont la différence de taille est plus importante par rapport aux portes NAND.

— nidhin
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Votre troisième commentaire est simplement une reformulation du deuxième commentaire.

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@placeholder, je ne suis pas sûr. Pensez de cette façon: Supposons que mon circuit peut être implémenté soit comme «2 entrées NAND uniquement» ou comme «2 entrées NOR uniquement». Lors de la conception du masque de mise en page, il serait plus facile si mes transistors sont de même dimension. Je peux faire un masque en copiant-collant (ou quelque chose comme ça). Le temps et les efforts et donc le coût peuvent être réduits. Corrigez-moi si c'est faux.

— nidhin

Pour la 1ère réponse, vous avez dit pour 2 portes d'entrée g (NAND) = 4/3 et g (NOR) = 5/3. Mais h (NAND) = Cout / Cin = Cout / 4 et h (NOR) = Cout / 5. et aussi P (NAND et NOR) = Cpt / Cinv = 6/3 = 2. Donc d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Curieux

Oh je comprends maintenant. Lorsque nous conduisons un nand avec un autre h = 1 et de la même manière, ni en conduisant un autre ni h = 1. Alors oui le retard de nand serait 10/3 et pour ni ce sera 11/3. Merci beaucoup :)

— Curieux

En gros, les transistors Nmos permettent de doubler le courant par canal par rapport aux transistors Pmos. Vous pouvez y penser comme si le Nmos avait la moitié de la résistance d'un Pmos de taille égale. De la façon dont la topologie Cmos Nand est, elle se prête à avoir des tailles de transistors plus égales comme vous pouvez le voir à partir d'ici:
entrez la description de l'image ici

Si l'une des entrées est faible, une seule résistance Pmos entraîne une sortie élevée. Si les deux entrées sont hautes, alors il y a 2 résistances Nmos (~ = 1 résistance Pmos). Si tous les transistors ont la même taille minimale qu'un nœud technologique, alors cette topologie est idéale car que vous conduisiez la sortie haut ou bas, la résistance à la terre ou Vdd est la même.

Enfin, la raison pour laquelle les transistors Pmos ne sont pas aussi bons que ceux de Nmos est due à la mobilité plus faible des porteurs de trous qui sont le principal porteur d'un PMOS. Les porteurs majoritaires de Nmos sont des électrons qui ont une mobilité nettement meilleure.

De plus, ne confondez pas Nand Flash avec Nand Cmos. La mémoire flash Nand est également plus populaire, mais c'est pour différentes raisons.

— Horta
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Je pense que la réponse serait améliorée si vous parlez de la charge relative (zone de la porte) et de la transconductance relative et donc de la vitesse g_m / C.

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