Je travaille sur une configuration DDR3 à une vitesse d'horloge de 533 MHz dans une configuration T équilibrée. Je ne suis actuellement pas en mesure d'acheminer les lignes d'adresse / ctrl avec un nombre égal de vias (+1 sur un nombre limité de lignes). Toutes les lignes ont été acheminées à la même longueur à moins de 20 mil.
J'ai calculé mon délai de via à 68 picosecondes, ce qui correspond à une différence totale de cm dans la longueur effective de ces lignes, les vitesses de propagation de la carte ont été calculées respectivement à 54ps et 69ps par cm externe / interne. À 533 MHz, le signal se propage de 13,6 cm à 17 cm (en fonction des couches internes / externes) en un demi-cycle, ce qui se traduit par un biais d'environ 6-7% pour ces lignes.
Puis-je compter sur DQS et écrire un étalonnage de nivellement pour absorber cette différence de longueurs effectives ou dois-je raser un cm des lignes avec les vias supplémentaires?